コンピュータの構成原理復習まとめ（三）多層次のメモリ

第三章多層ストレージ#

本章の内容は多く、主にさまざまなストレージとストレージ方式について扱います。特にストレージの基本概念、DRAM、SRAM、キャッシュ、ヒット率と平均アクセス時間、主記憶とキャッシュのマッピング方式、仮想記憶などに重点を置いています。

3.1 ストレージの概要#

3.1.1 ストレージの分類#

ストレージはコンピュータシステムの記憶装置であり、プログラムやデータを保存するために使用されます。
ストレージメディア：現在主に半導体デバイスと磁性材料が使用されています。
ストレージビット：1 つの双安定半導体回路、CMOS トランジスタ、または磁性材料のストレージ素子は、1 ビットの二進数コードを保存できます。この二進数コードビットはストレージ内の最小のストレージ単位であり、ストレージビットと呼ばれます。
ストレージユニット：複数のストレージビットで構成されるストレージユニット。多くのストレージユニットがストレージを構成します。

ストレージ材料の特性と使用方法の違いに基づいて、ストレージにはさまざまな分類方法があります。
（1）ストレージメディアに基づく分類：磁気表面/半導体ストレージ
（2）アクセス方式に基づく分類：ランダム/シーケンシャルアクセス（テープ）
（3）読み書き機能に基づく分類：読み取り専用ストレージ（ROM）とランダム読み書きストレージ（RAM）
（4）情報の揮発性に基づく分類：揮発性と不揮発性
（5）ストレージシステム内の役割に基づく分類：主 / 副 / バッファ / 制御

3.1.2 ストレージの階層#

現在のストレージの特徴：

高速ストレージは高価で、容量が小さい；
価格が低いストレージは速度が遅く、容量が大きい。
コンピュータのストレージアーキテクチャを設計する際、ストレージの容量が大きく、速度が速く、価格が低いことを望みます。そのため、ストレージシステムの設計では、ストレージの容量、速度、価格の要因を考慮し、多層ストレージアーキテクチャを構築しました。以下の図に示します。
高速バッファストレージはキャッシュと略され、コンピュータシステム内の高速小容量半導体ストレージです。
主ストレージは主記憶と略され、コンピュータシステムの主要ストレージであり、コンピュータの実行中に大量のプログラムとデータを保存するために使用されます。
外部ストレージは外部記憶と略され、大容量補助ストレージです。

3.1.3 主ストレージの技術指標#

ワードストレージユニット：1 つの機械ワードを保存するストレージユニットで、対応するユニットアドレスをワードアドレスと呼びます。
バイトストレージユニット：1 バイトを保存するユニットで、対応するアドレスをバイトアドレスと呼びます。
ストレージ容量：ストレージ内に収容できるストレージユニットの総数を指します。ストレージ容量が大きいほど、保存できる情報が多くなります。
アクセス時間（ストレージアクセス時間とも呼ばれる）：1 回の読み取り操作コマンドが発信されてから、その操作が完了し、データがデータバスに読み出されるまでの時間を指します。通常、書き込み操作時間は読み取り操作時間と等しいため、ストレージアクセス時間と呼ばれます。
ストレージサイクル：連続して 2 回の読み取り操作を開始するのに必要な最小時間の間隔を指します。通常、ストレージサイクルはアクセス時間よりわずかに大きく、その時間単位は ns です。
ストレージ帯域幅：単位時間あたりにストレージがアクセスする情報量で、通常はビット / 秒またはバイト / 秒で測定されます。

3.2 SRAM ストレージ（静的読み書きストレージ）#

現在広く使用されている主ストレージ（内部ストレージ）は半導体ストレージです。情報の保存メカニズムの違いに基づいて、2 つのタイプに分けられます。

静的読み書きストレージ（SRAM）：アクセス速度が速いが、ストレージ容量は DRAM ほど大きくありません。
動的読み書きストレージ（DRAM）：アクセス速度がやや遅いが、ストレージ容量は SRAM より大きいです。

3.2.1 基本的な静的ストレージ素子アレイ#

ストレージビット：1 つのラッチ（フリップフロップ）。直流電源がこのメモリ回路に供給され続ける限り、無期限に 1 または 0 の状態を保持します。電源が切れると、保存されたデータ（1 または 0）は失われます。
3 組の信号線（重点）：アドレス線、データ線（行線、列線）、制御線
アドレス線：6 本の場合、ストレージの容量は 2^6^ = 64 個のストレージユニットを指定します。
データ線：4 本の場合、ストレージのワード長は 4 ビットであるため、ストレージビットの総数は 64×4 = 256です。
制御線：R/~W 制御線は、ストレージに対して読み取りまたは書き込みを指定します。

アドレスデコーダの出力には 64 本の選択線があり、これを行線と呼び、各ストレージビットの入力と非ゲートを開く役割を果たします。
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3.2.2 基本的な SRAM 論理構造#

SRAM チップの大部分は二重デコーディング方式を採用し、より大きなストレージ容量を組織するために使用されます。
二次デコーディングを採用し、アドレスを x 方向と y 方向の 2 つの部分に分けます。
ストレージ体（256 行 ×128 列 ×8 ビット）ストレージアレイ
アドレスデコーダ
- 二重デコーディング方式を採用（選択線の数を減らす）。
- A0〜A7 は行アドレスデコーディング線
- A8〜A14 は列アドレスデコーディング線
双方向データ線は 8 本です。

3.2.3 読み取り / 書き込みサイクル波形図#

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例 1: 図は SRAM の書き込みタイミング図です。R/W は読み書きコマンド制御線で、R/W 線が低電平のとき、ストレージは指定されたアドレスにデータ線上のデータを書き込みます。図中の書き込みタイミングの誤りを指摘し、正しい書き込みタイミング図を描いてください。
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解：ストレージへの書き込みタイミング信号は同期する必要があります。通常、R/W 線に負のパルスが加えられると、アドレス線とデータ線のレベルは安定している必要があります。R/W 線が低電平に達したとき、データはすぐに保存されます。したがって、R/W 線が低電平のとき、データ線が値を変更した場合、ストレージは新しいデータを保存します⑤。同様に、R/W 線が低電平のとき、アドレス線が変化した場合、データは新しいアドレス②または③に保存されます。
正しい書き込みタイミング図は図 (b) に示されています。

3.3 DRAM ストレージ（動的読み書きストレージ）#

SRAM ストレージのストレージ素子はフリップフロップであり、2 つの安定した状態を持っています。
DRAM ストレージのストレージ素子は1 つの MOS トランジスタとコンデンサで構成されるメモリ回路です。
MOS トランジスタはスイッチとして使用され、保存された情報は 1 または 0 であり、コンデンサ上の電荷量によって表されます。

コンデンサが充電されているとき、1 を保存していることを示します；
コンデンサが放電されて電荷がないとき、0 を保存していることを示します。

DRAM は SRAM とは異なり、

行アドレスラッチと列アドレスラッチを追加しました。DRAM ストレージの容量が非常に大きいため、アドレス線の幅を増やす必要があります。これを避けるために、時間分割でアドレスコードを送信する方法が採用されます。アドレスバスの幅が 10 ビットの場合、最初にアドレスコード A0〜A9 を送信し、行選択信号 RAS を使用して行アドレスラッチに入力します。次に、アドレスコード A10〜A19 を送信し、列選択信号 CAS を使用して列アドレスラッチに入力します。チップ内部の 2 つの部分を合わせると、アドレス線の幅は 20 ビットになり、ストレージ容量は 1M×4 ビットになります。
リフレッシュカウンタと対応する制御回路を追加しました。DRAM は読み出した後にリフレッシュする必要がありますが、未読書きのストレージ素子も定期的にリフレッシュする必要があり、行ごとにリフレッシュする必要があります。そのため、リフレッシュカウンタの長さは行アドレスラッチと等しいです。リフレッシュ操作は読み書き操作と交互に行われるため、2 対 1 の多路スイッチを使用してリフレッシュ行アドレスまたは通常の読み書きの行アドレスを提供します。

3.3.3 読み取り / 書き込みサイクル、リフレッシュサイクル（重点）#

読み取り / 書き込みサイクル#

読み取りサイクルと書き込みサイクルの定義は、行選択信号 RAS の立ち下がりエッジから始まり、次の RAS 信号の立ち下がりエッジまでの時間、つまり連続する 2 つの読み取りサイクルの時間間隔です。通常、制御の便宜上、読み取りサイクルと書き込みサイクルの時間は等しいです。
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リフレッシュサイクル#

DRAM ストレージビットはコンデンサ上の電荷量に基づいて保存され、この電荷量は時間と温度とともに減少するため、定期的にリフレッシュする必要があります。リフレッシュ操作には 2 つの方法があります：集中リフレッシュと分散リフレッシュ。

集中リフレッシュ#

DRAM のすべての行は各リフレッシュサイクルでリフレッシュされます。たとえば、リフレッシュサイクルが 8ms のメモリの場合、すべての行の集中リフレッシュは 8ms ごとに 1 回行う必要があります。そのため、8ms の時間を 2 つの部分に分けます：前半は通常の読み書き操作を行い、後半（8ms から通常の読み書きサイクルの時間まで）は集中リフレッシュ操作の時間とします。

分散リフレッシュ#

各行のリフレッシュは通常の読み書きサイクルの中に挿入されます。たとえば、p70 の図 3.7 に示されている DRAM には 1024 行があり、リフレッシュサイクルが 8ms の場合、各行は 8ms÷1024=7.8us ごとに 1 回リフレッシュする必要があります。分散リフレッシュには死時間がありません！

3.4 読み取り専用ストレージ（ROM）とフラッシュストレージ（FLASH）#

1、マスク ROM（MROM)#

保存内容が固定された ROMで、製造業者が製品を提供します。 ROM チップが作成されると、その中の保存内容を変更することはできません。広く使用される標準機能を持つプログラムやデータ、またはユーザーが特別な機能を持つプログラムやデータを保存するために使用されます（これらのプログラムやデータはすべて二進数コードを使用します）。

利点：信頼性と集積度が高く、価格が安い
欠点：書き換えができない

2、プログラム可能 ROM#

ユーザーがその保存内容を変更できます。
プログラミング操作の違いに基づいて、プログラム可能 ROM は次のように分けられます。

一度プログラム可能（PROM）
特徴：ユーザーが製品内の特定のストレージ素子を変更でき、ユーザーは一度だけプログラム可能です。
利点：ユーザーのニーズに応じてプログラムできます。
欠点：一度だけ書き換え可能です。
光消去可能プログラム可能（EPROM）
保存内容は必要に応じて書き込むことができ、更新が必要な場合は元の保存内容を消去し、新しい内容を書き込みます。
電気消去可能プログラム可能（EEPROM）

3、フラッシュストレージ#

フラッシュストレージはフラッシュメモリとも呼ばれ、高密度の不揮発性の読み書きストレージです。
高密度は、巨大なビット数のストレージ容量を持つことを意味します。
不揮発性は、電源がない状態でも保存されたデータを長期間保持できることを意味します。
RAM の利点と ROM の利点を兼ね備え、ストレージ技術の画期的な進展といえます。

フラッシュストレージの基本操作には、プログラミング操作、読み取り操作、消去操作があります。

3.5 並列ストレージ（重点）#

CPU と主ストレージ間の速度が不一致であるため、この状況は高速コンピュータ設計の主要な問題となります。
CPU と主ストレージ間のデータ転送率を向上させるために、主ストレージがより高速な技術を採用して読み出し時間を短縮するだけでなく、並列技術のストレージを採用することもできます。
デュアルポートストレージ ——空間並列技術
マルチモジュール交差ストレージ ——時間並列技術

3.5.1 デュアルポートストレージ#

1、デュアルポートストレージの論理構造#

デュアルポートストレージは同じストレージが 2 組の相互独立の読み書き制御回路を持つため、この名前が付けられました。
並列の独立した操作を行うため、高速で動作するストレージであり、研究や工学で非常に役立ちます。
例として、デュアルポートストレージ IDT7133 の論理ブロック図を示します。以下のページの図。
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2、競合のない読み書き制御#

2 つのポートのアドレスが異なる場合、2 つのポートで読み書き操作を行っても、競合は発生しません。
任意のポートが選択されて駆動されると、ストレージ全体にアクセスでき、各ポートには独自のチップ選択制御（CE）と出力駆動制御（OE）があります。
読み取り操作時、ポートの OE（低電平有効）が出力ドライバを開き、ストレージマトリックスから読み取られたデータが I/O ラインに現れます。

3、競合のある読み書き制御#

2 つのポートが同時にストレージの同じストレージユニットにアクセスすると、読み書き競合が発生します。
この問題を解決するために、BUSY フラグが設定されています。この場合、チップ上の判断ロジックがどのポートに優先的に読み書き操作を行うかを決定し、もう一方の遅延されたポートに BUSY フラグ（BUSY が低電平に変わる）を設定し、一時的にこのポートを閉じます。

3.5.2 マルチモジュール交差ストレージ#

1、ストレージのモジュール化組織#

複数のモジュールで構成される主ストレージは線形アドレス指定されています。これらのアドレスが各モジュール内でどのように配置されるかには 2 つの方法があります：順序方式と交差方式 ここに画像の説明を挿入
[例] M0－M3 の 4 つのモジュールがあり、各モジュールには 8 つのワードがあります。
順序方式：　　M0：0-7
　　　　　　　M1：8-15
　　　　　　　M2：16-23
　　　　　　　M3：24-31
5 ビットのアドレス組織は次のようになります： X X X X X
　高位がモジュールを選択し、低位がブロック内のアドレスを選択します

特徴：特定のモジュールがアクセスされると、他のモジュールは動作しません。
利点：特定のモジュールに障害が発生した場合、他のモジュールは通常通り動作し、モジュールを追加することでストレージ容量を拡張するのが比較的容易です。
欠点：各モジュールが直列に動作するため、ストレージの帯域幅が制限されます。

[例] M0－M3 の 4 つのモジュールがあり、各モジュールには 8 つのワードがあります。
交差方式：　　　M0：0，4，……4 で割った余りが 0
　　　　　　　　M1：1，5，……4 で割った余りが 1
　　　　　　　　M2：2，6，……4 で割った余りが 2
　　　　　　　　M3：3，7，……4 で割った余りが 3
5 ビットのアドレス組織は次のようになります： X X X X X
高位がブロック内のアドレスを選択し、低位がモジュールを選択します

特徴：連続したアドレスが隣接する異なるモジュールに分散しており、同じモジュール内のアドレスはすべて不連続です。
利点：連続したワードのブロック転送が可能で、マルチモジュールのパイプライン並列アクセスを実現し、ストレージの帯域幅を大幅に向上させます。使用場面はバッチデータの読み取りです。

2、マルチモジュール交差ストレージの基本構造#

下図は 4 モジュール交差ストレージの構造ブロック図です。主ストレージは 4 つの相互独立で同じ容量のモジュール M0、M1、M2、M3 に分割され、各モジュールには独自の読み書き制御回路、アドレスレジスタ、データレジスタがあり、それぞれ同等の方法で CPU と情報を伝送します。理想的な状況では、プログラムセグメントやデータブロックが主ストレージ内で連続してアクセスされる場合、主ストレージのアクセス速度が大幅に向上します。
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3.6 キャッシュストレージ（重点）#

3.6.1 キャッシュの基本原理#

1、キャッシュの機能#

CPU と主ストレージ間の速度不一致の問題を解決するために採用された重要な技術です。
CPU と主ストレージの間にある小容量高速バッファストレージです。
プログラムアクセスの局所性原理に基づいています。
高速で CPU に命令とデータを提供し、プログラムの実行速度を向上させます。
高速を追求するため、管理を含むすべての機能がハードウェアで実現されています。

プログラムアクセスの局所性原理#

短い時間間隔内で、プログラムが局所的な範囲のストレージアドレスに頻繁にアクセスし、局所的な範囲外のアドレスへのアクセスが非常に少ない現象を、プログラムの局所性と呼びます。
一般にキャッシュは高速の SRAM で製作され、その価格は主ストレージより高いですが、容量が主ストレージよりはるかに小さいため、速度と価格の矛盾をうまく解決できます。

2、キャッシュの基本原理#

キャッシュの設計原則：CPU が今回アクセスしたデータは、次回も近くのデータにアクセスする可能性が非常に高いです。（プログラムアクセスの局所性）
CPU とキャッシュ間のデータ交換はワード単位で行われます。
主ストレージとキャッシュ間のデータ交換はブロック単位で行われます。
CPU がメモリ内の 1 ワードを読み取ると、そのワードのメモリアドレスをキャッシュと主ストレージに送信します。このとき、キャッシュ制御ロジックはアドレスに基づいてこのワードが現在キャッシュ内にあるかどうかを判断します。もしあれば、このワードはすぐに CPU に送信されます；もしなければ、主ストレージの読み取りサイクルを使用してこのワードを主ストレージから読み出し、CPU に送信します。同時に、このワードを含む全データブロックを主ストレージからキャッシュに読み出します。

下図では、キャッシュは 4 行に分かれ、各行には 4 つのワードがあります。キャッシュに割り当てられたアドレスは連想メモリ CAMに存在し、内容アドレス指定メモリです。CPU がメモリアクセス命令を実行すると、アクセスするワードのアドレスを CAM と主ストレージに送信します。CAM に送信されたアドレスは内容に基づいて比較され、もしそのワードがキャッシュにない場合、主ストレージからそのワードを見つけ出し、CPU に送信します。同時に、そのワードの前後の 4 つのワードの 1 行データをキャッシュに送信します。
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3、キャッシュの構造#

キャッシュのデータブロックは行と呼ばれ、L~i~ で表され、i=0, 1, … , m-1 です。
主ストレージのデータブロックはブロックと呼ばれ、B~j~ で表され、j=0, 1, … , n-1 です。
行とブロックは同じ長さであり、各行（ブロック）には k 個の主ストレージワードが含まれます。
キャッシュはデータストレージとタグストレージで構成されています。
- データストレージ：主ストレージの 1 つのデータブロックのデータを保存します。
- タグストレージ：データが存在する主ストレージのアドレス情報を保存します。

4、ヒットとミス#

ヒット：

主ストレージブロックがキャッシュにロードされる。
主ストレージブロックとキャッシュブロックが対応関係を確立する。
タグを記録して、どのキャッシュブロックが対応関係を確立した主ストレージブロック番号を持つかを示します。

ミス：

主ストレージブロックがキャッシュにロードされていない。
主ストレージブロックとキャッシュブロックが対応関係を確立していない。

ヒット率：

CPU から見ると、キャッシュを追加する目的は、性能上主ストレージの平均読み出し時間をできるだけキャッシュの読み出し時間に近づけることです。
この目的を達成するために、すべてのストレージアクセスの中でキャッシュが CPU のニーズを満たす部分が非常に高い割合を占めるべきであり、すなわちキャッシュのヒット率は 1 に近いべきです。
プログラム実行中に、Ncはキャッシュが完了したアクセスの総回数、Nmは主ストレージが完了したアクセスの総回数とし、hをヒット率と定義すると、次のようになります： h = Nc /（ Nc + Nm)
Tcをヒット時のキャッシュアクセス時間、Tmをミス時の主ストレージアクセス時間、1-hをミス率とすると、キャッシュ / 主ストレージシステムの平均アクセス時間 Taは次のようになります： $T_a = h * T_c +(1-h) * T_m$
我々が追求する目標は、できるだけ少ないハードウェアコストでキャッシュ / 主ストレージシステムの平均アクセス時間 T~a~ を T~c~ に近づけることです。
rを主ストレージがキャッシュより遅い倍率とし、 $r = \frac{T_m}{T_c}$
e をアクセス効率とすると、次のようになります：